트랜지스터 수가 2년마다 2배? 무어의 법칙이 60년간 버틴 비결

안녕하세요. 오늘은 "무어의 법칙과 반도체 미세화의 역사"에 대해 알아볼게요.

반도체 투자를 검토할 때 "몇 나노 공정"이라는 표현, 정말 자주 만나죠? 3nm, 2nm, 심지어 1.4nm까지. 이 숫자들이 왜 그렇게 중요한지, 그리고 왜 나노미터 숫자가 작아질수록 기업 가치가 올라가는 구조인지를 이해하려면, 반드시 무어의 법칙부터 짚고 넘어가야 해요.

무어의 법칙은 단순한 물리 법칙이 아니에요. 이건 반도체 산업 전체를 60년 넘게 움직여 온 "자기 실현적 예언(Self-fulfilling Prophecy)"이자, 수조 달러 규모의 투자를 이끌어 온 산업의 나침반이에요. VC 심사역이라면, 이 법칙의 과거와 현재, 그리고 한계를 정확히 이해하는 게 반도체 기업 평가의 출발점이 될 거예요.

반도체 칩 위에 새겨진 미세한 회로들 -- 이 회로가 얼마나 촘촘해질 수 있느냐가 무어의 법칙의 핵심이에요 (출처: Unsplash)

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1. 핵심 개념 -- 무엇인가요

한 줄 정의

무어의 법칙(Moore's Law)은 "반도체 집적회로의 트랜지스터 수가 약 2년마다 2배로 늘어난다"는 관찰이에요.

일상의 비유로 이해하기

아파트 단지로 비유해 볼게요. 같은 크기의 땅(칩 면적) 위에 2년마다 세대수를 2배로 늘릴 수 있다는 얘기예요. 처음엔 단독주택 10채였는데, 2년 뒤엔 20채, 4년 뒤엔 40채, 이런 식이에요. 60년이 지나면? 한 동네에 수십억 세대가 들어서는 셈이죠. 실제로 1971년 인텔 4004 프로세서의 트랜지스터는 2,300개였는데, 2024년 엔비디아 블랙웰 GPU는 2,080억 개를 넘겼어요.

또 다른 비유로는, A4 용지 한 장에 글씨를 쓰는데 2년마다 펜 굵기를 절반으로 줄여서 같은 종이에 2배 더 많은 글을 쓸 수 있게 되는 것과 비슷해요. 이게 바로 미세화(Scaling)의 개념이에요.

텍스트 다이어그램으로 보기

무어의 법칙 -- 트랜지스터 집적도의 기하급수적 증가

연도        트랜지스터 수        공정 노드
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1971        2,300개              10 um
1985        27만 5천개           1.5 um
1999        950만개              180 nm
2007        7억 3천만개          45 nm
2015        80억개               14 nm
2020        540억개              5 nm
2024        2,080억개            3~4 nm
2025~26     3,000억개+           2 nm
─────────────────────────────────────────────
             ↑ 약 2년마다 2배!

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2. 동작 원리 -- 어떻게 작동하나요

기본 메커니즘

무어의 법칙의 핵심 메커니즘은 미세화(Scaling)예요. 트랜지스터의 게이트 길이를 줄이면, 같은 면적에 더 많은 트랜지스터를 넣을 수 있어요. 트랜지스터가 작아지면 세 가지 이점이 동시에 발생하는데, 이걸 업계에서는 "PPA 개선"이라고 불러요.

• P(Power): 전력 소모가 줄어요
• P(Performance): 전자가 이동하는 거리가 짧아져 속도가 빨라져요
• A(Area): 칩 면적이 줄어 원가가 낮아져요

단계별로 보기

미세화가 실제로 어떻게 이루어지는지 단계별로 살펴볼게요.

1단계: 설계 축소 (Design Shrink)
기존 회로 설계를 더 작은 스케일로 줄여요. 예를 들어 7nm에서 5nm로 갈 때, 트랜지스터의 게이트 길이와 간격을 비례적으로 축소해요.

2단계: 리소그래피 (Lithography)
축소된 회로 패턴을 실리콘 웨이퍼 위에 새기는 과정이에요. 여기서 핵심이 노광 장비인데, 패턴이 작아질수록 더 짧은 파장의 빛이 필요해요. 7nm 이하에서는 EUV(극자외선, 파장 13.5nm) 장비가 필수가 됐어요.

3단계: 트랜지스터 구조 혁신
단순히 줄이는 것만으론 한계가 오니까, 트랜지스터 구조 자체를 바꿔요. 평면형(Planar) → FinFET(입체 지느러미 구조) → GAA(Gate-All-Around, 게이트가 채널을 완전히 감싸는 구조)로 진화해 온 거예요.

4단계: 후면전원공급(BSPDN)
2nm 이하에서는 전력 배선을 칩 뒷면으로 옮기는 BSPDN(Back-Side Power Delivery Network) 기술까지 도입돼요. 앞면은 신호 회로 전용, 뒷면은 전력 전용으로 쓰면서 간섭을 줄이고 면적을 확보하는 거예요.

1970년부터 2020년까지 마이크로프로세서의 트랜지스터 수 증가 추이 -- 로그 스케일에서 거의 직선, 즉 기하급수적 증가를 보여줘요 (출처: Wikimedia Commons)

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3. 역사와 발전 -- 어떻게 여기까지 왔나요

등장 배경

1965년, 페어차일드 반도체의 연구원이었던 고든 무어(Gordon Moore)가 Electronics Magazine에 기고한 논문에서 "집적회로의 부품 수가 매년 2배로 늘고 있다"고 관찰했어요. 1975년에 이 주기를 2년에 1번으로 수정했고, 이게 바로 우리가 아는 무어의 법칙이 된 거예요. 무어는 이듬해인 1968년에 로버트 노이스와 함께 인텔(Intel)을 창업했어요.

주요 이정표

1971년 -- 인텔 4004
세계 최초의 상용 마이크로프로세서. 10um 공정, 트랜지스터 2,300개. 여기서 모든 것이 시작됐어요.

1989년 -- 인텔 486
1um 공정 진입, 트랜지스터 120만 개. 개인용 컴퓨터 시대를 본격적으로 열었어요.

2000년대 초반 -- 90nm/65nm 시대
구리 배선 도입, 변형 실리콘(Strained Silicon) 기술 적용. 이 시기에 "nm 전쟁"이 본격화됐어요.

2011년 -- FinFET 혁명
인텔이 22nm 공정에서 세계 최초로 FinFET(3D 트랜지스터) 구조를 도입. "미세화의 한계"라는 위기를 돌파한 결정적 순간이었어요.

2018~2020년 -- EUV 시대 개막
ASML의 EUV 노광 장비가 7nm 이하 공정에서 본격 도입. 대당 가격이 약 2,000억 원(1.5억 달러 이상)에 달하면서, 이 장비를 살 수 있느냐 없느냐가 미세공정 경쟁의 진입장벽이 됐어요.

2022년 -- 삼성전자 GAA 최초 양산
삼성전자가 3nm 공정에서 세계 최초로 GAA(나노시트) 트랜지스터를 양산에 적용했어요. FinFET의 한계를 뛰어넘는 차세대 구조의 시작이었어요.

2025~2026년 -- 2nm 시대 진입
TSMC가 2025년 하반기 N2 공정 양산을 시작하고, 인텔은 18A(1.8nm) 노드를 준비 중이에요. 삼성전자도 SF2 공정으로 추격하고 있어요.

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4. 핵심 기업과 제품 사례

글로벌 기업

기업	최신 공정	핵심 기술	비고
TSMC	N2 (2nm, 2025 H2)	GAA 나노시트, BSPDN(N2P부터)	파운드리 점유율 약 62%. 애플, 엔비디아, AMD의 핵심 파트너
삼성전자	SF2 (2nm, 2025~2026)	GAA 나노시트, BSPDN(1.4nm부터)	파운드리 점유율 약 11%. GAA 세계 최초 양산 이력
인텔	Intel 18A (1.8nm, 2025~2026)	RibbonFET(GAA), PowerVia(BSPDN)	"앙스트롬 시대" 선언. 파운드리 사업 재건 중
ASML	High-NA EUV (0.55 NA)	극자외선 노광 장비 독점	대당 약 4,000억 원. 미세공정의 병목이자 핵심 enabler
엔비디아	Blackwell GPU (TSMC 4nm)	2,080억 트랜지스터, 칩렛 아키텍처	AI 칩 수요가 미세공정 투자를 견인

한국 기업

삼성전자 파운드리

삼성전자 파운드리는 2022년 세계 최초 3nm GAA 양산이라는 이정표를 세웠어요. 2025~2026년에는 2nm SF2 공정의 안정적 양산이 핵심 과제예요. 특히 Exynos 2800 칩을 2026년 SF2P+ 공정으로 tape-out할 계획인데, 이게 성공하면 자체 모바일 AP 경쟁력도 함께 올라가요.

SK하이닉스

직접적인 미세 로직 공정보다는 HBM(고대역폭메모리)에서 독보적인 위치예요. HBM은 AI 가속기에 필수 부품이고, 미세화된 DRAM 공정(1a/1b nm급)을 기반으로 해요. 2026년 장비 투자를 전년 대비 27% 이상 늘리고 있어요.

소재/장비 기업

솔브레인(반도체 식각/세정 소재), 주성엔지니어링(ALD/CVD 증착 장비), 한미반도체(TC 본딩 장비) 등이 미세공정 생태계에서 핵심 역할을 하고 있어요. 정부도 2025년에 반도체 소부장 21개 기업에 1,200억 원의 투자 지원을 확정했고, 이를 마중물로 민간 5,500억 원 규모의 투자가 이어지고 있어요.

반도체 칩이 만들어지는 웨이퍼 -- 미세공정이 고도화될수록 웨이퍼 한 장의 가치가 기하급수적으로 올라가요 (출처: Unsplash)

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5. 시장 규모와 성장성

현재 시장 규모

2025년 기준 글로벌 반도체 시장 전체 규모는 약 6,683억 달러(약 890조 원)로 추정돼요. 이 중 2nm 이하 첨단 노드 시장만 따로 보면 약 290억 달러(약 38조 원) 규모예요.

반도체 장비 시장도 2025년 1,255억 달러를 돌파할 전망이고, 한국만 놓고 보면 2026년 반도체 장비 투자액이 약 297억 달러(약 40조 원)에 달할 것으로 보여요.

향후 전망

시장 구분	2025년	2030년 전망	CAGR
글로벌 반도체 전체	6,683억 달러	약 1조 달러	6.5%
2nm 이하 첨단 노드	290억 달러	713억 달러	13.6%
Sub-3nm 노드	-	고성장	34.2%
반도체 장비 (전공정)	1,255억 달러	-	10%+

핵심 포인트는 전체 반도체 시장 성장률(6.5%)보다 첨단 노드 시장 성장률(13.634.2%)이 25배 빠르다는 거예요. AI 수요가 이 격차를 더 벌리고 있어요. 2026~2028년 기간 동안 로직 반도체 부문에만 1,750억 달러의 투자가 집중될 전망이에요.

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6. 최신 동향 (2025~2026년)

TSMC N2 양산 시작과 미국 생산 확대

TSMC는 2025년 하반기부터 대만 신주 Fab 20에서 N2(2nm) 공정 양산을 시작했어요. 2026년부터는 미국 애리조나 Fab 21-2에서도 월 3만 장 규모의 2nm 양산이 시작될 예정이에요. 업그레이드 버전인 N2P(BSPDN 적용)와 N2X(고성능 컴퓨팅 특화)도 2026년부터 순차적으로 가동돼요.

인텔의 "앙스트롬 시대" 선언

인텔은 18A(1.8nm) 공정을 통해 "나노미터를 넘어 앙스트롬 시대에 진입한다"고 선언했어요. 이 공정에는 자체 GAA 기술인 RibbonFET과 후면전원기술 PowerVia가 동시에 적용돼요. 2025~2026년 양산을 목표로 하고 있으며, 외부 고객 유치가 파운드리 사업 성패의 관건이에요.

삼성전자 2nm 수율 개선과 1.4nm 일정 조정

삼성전자는 2026년에 Exynos 2800 칩의 tape-out을 목표로 SF2P+ 공정을 준비 중이에요. 다만 1.4nm(SF1.4) 공정은 당초 2027년 계획에서 약 2년 지연돼, 수율 안정성을 우선하는 전략으로 선회했어요. 공격적 미세화보다 양산 안정성을 택한 현실적 판단이에요.

High-NA EUV 장비의 본격 도입

ASML의 차세대 노광 장비인 High-NA EUV(개구수 0.55)가 2025~2026년부터 연구개발 라인에 투입되고 있어요. 기존 EUV(0.33 NA) 대비 해상도가 약 1.7배 향상되지만, 대당 가격이 약 4,000억 원 이상으로 뛰면서 장비 투자의 진입장벽이 한층 높아졌어요.

칩렛과 어드밴스드 패키징의 부상

무어의 법칙의 물리적 한계를 보완하는 경로로 칩렛(Chiplet) 아키텍처와 첨단 패키징이 급부상하고 있어요. AMD의 Infinity Fabric, 인텔의 EMIB, TSMC의 CoWoS 등이 대표적이에요. 하나의 거대한 칩 대신, 기능별로 나눈 작은 칩들을 고속 인터커넥트로 연결하는 방식이에요. 2025년은 특히 CoWoS 생산능력이 대폭 확대되는 해이기도 해요.

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7. 투자 관점 -- VC 심사역이 알아야 할 것

투자 매력

무어의 법칙이 만들어 낸 구조적 특징은 "승자독식(Winner-takes-most)"이에요. 미세화 경쟁에서 한 세대라도 앞서면 그 기업에 주문이 몰리고, 뒤처진 기업은 수율 문제와 고객 이탈의 악순환에 빠져요. 이 구조는 선두 기업에 대한 벨류에이션 프리미엄과, 2nd tier 기업의 구조적 디스카운트를 만들어요.

VC 관점에서 더 흥미로운 건, 미세화의 물리적 한계가 새로운 투자 기회를 만들고 있다는 점이에요. 칩렛, 첨단 패키징, 새로운 트랜지스터 구조(CFET 등), 2D 소재(그래핀, MoS2) 등은 기존 대기업이 아직 완전히 장악하지 못한 영역이고, 스타트업이 틈새를 공략할 수 있는 기회예요.

지켜봐야 할 한국 기업/스타트업

• 주성엔지니어링: ALD(원자층증착) 장비의 강자. GAA 공정에서 ALD 수요가 폭발적으로 증가 중이에요. 이미 글로벌 파운드리 3사 모두에 납품 중이에요.
• 한미반도체: TC(Thermo-Compression) 본딩 장비 분야 글로벌 1위. HBM과 첨단 패키징의 핵심 장비업체예요.
• 앱솔릭스(SKC 자회사): 차세대 반도체 기판인 유리기판(Glass Core Substrate) 상용화를 추진 중이에요. SKC가 약 1조 원 규모의 유상증자를 통해 투자 재원을 마련했을 만큼 전략적으로 밀고 있어요.
• 솔브레인: 식각/세정 소재 국산화의 선두주자. 미세공정이 고도화될수록 소재의 순도와 균일성 요구가 높아져, 기술 장벽이 곧 해자(Moat)가 돼요.
• 파두(FADU): AI 데이터센터용 SSD 컨트롤러 팹리스. 첨단 공정 기반의 고성능 컨트롤러를 설계하는 한국 스타트업이에요.

리스크 요인

1. 천문학적 투자 비용
첨단 팹(Fab) 하나를 짓는 데 20조 원 이상이 들어요. TSMC의 애리조나 팹은 건설비만 약 65조 원에 달해요. 이 투자를 회수하려면 높은 가동률과 수율이 필수인데, 수율 확보가 지연되면 막대한 손실이 발생해요.

2. 지정학적 리스크
미중 반도체 전쟁이 심화되면서, ASML EUV 장비의 중국 수출 통제, 미국의 대중국 칩 수출 규제 등이 공급망 전체를 뒤흔들고 있어요. 한국 기업들은 중국 매출 비중이 높아 직접적 영향을 받아요.

3. 물리적 한계 접근
원자 크기(실리콘 원자 간 거리 약 0.54nm)에 가까워지면서, 양자 터널링 등 물리적 한계가 현실화되고 있어요. 0.3nm급 공정은 2040년 전망이지만, 기존 실리콘 기반으로는 불가능할 수 있고, 완전히 새로운 소재와 구조가 필요해요.

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8. 한 줄 요약과 다음 학습

오늘의 한 줄 요약

무어의 법칙은 60년간 반도체 산업의 투자와 혁신을 이끈 나침반이며, 물리적 한계에 가까워진 지금은 GAA, BSPDN, 칩렛, 첨단 패키징 같은 새로운 경로가 법칙의 정신을 이어가고 있어요.

다음 학습 연결

무어의 법칙을 가능하게 한 핵심 장비가 바로 노광(Lithography) 장비예요. 다음 학습에서는 "EUV와 노광 기술"을 다루면서, 왜 ASML 한 회사가 전 세계 반도체 산업의 병목이 되었는지, 그리고 High-NA EUV가 어떤 판도 변화를 가져올지 알아볼게요.

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핵심 용어 정리

용어	영문	의미
무어의 법칙	Moore's Law	트랜지스터 집적도가 약 2년마다 2배로 증가한다는 관찰 법칙
미세화	Scaling / Shrink	반도체 공정 노드를 줄여 더 많은 트랜지스터를 집적하는 과정
공정 노드	Process Node	반도체 제조 기술의 세대를 나타내는 단위 (예: 7nm, 3nm, 2nm)
FinFET	Fin Field-Effect Transistor	지느러미(Fin) 형태의 3D 트랜지스터 구조. 22nm~3nm 세대에서 주로 사용
GAA	Gate-All-Around	게이트가 채널을 완전히 감싸는 차세대 트랜지스터 구조. 나노시트 방식이 대표적
EUV	Extreme Ultraviolet	파장 13.5nm의 극자외선을 이용한 노광 기술. 7nm 이하 미세공정의 필수 장비
BSPDN	Back-Side Power Delivery Network	전력 배선을 칩 뒷면에 배치하는 기술. 2nm 이하 공정에서 도입
PPA	Power, Performance, Area	반도체 공정의 3대 성능 지표 (전력, 성능, 면적)
칩렛	Chiplet	기능별로 분리 제조한 소형 칩을 하나로 패키징하는 모듈형 설계 방식
파운드리	Foundry	반도체 설계 없이 위탁 생산만 전문으로 하는 제조업체 (예: TSMC)

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